Overview
- 昨日总结
- 学习笔记
- 今日总结
昨日总结
- 昨天去看牙了，最后拔掉了一颗智齿，还是比想象中轻松的，虽然到了晚上会有点疼但是可以忍受
- 昨天在中途休息的时候去到了一家特别大的书店，在里面逛了一圈后我买了6本书，并且成功用一天的时间看完了一本《追逐繁星的孩子》，接下来也要继续多多看书
- 晚上继续带摩羯出去锻炼胆量，明显还是一到外面的环境里就害怕
学习笔记
计算机体系结构与操作系统
- 数制系统
- 核心概念：数制是表示数字的 “规则”，计算机底层仅能识别二进制（0 和 1），但为了简化表示，会用到十进制（日常使用）和十六进制（简化二进制书写）
- 二进制转十进制：按权展开法
二进制数的每一位都有 “权重”，权重为 2 的 “位数 - 1” 次方（从右往左，位数从 0 开始）。将每一位数字乘以对应权重，再求和，即可得到十进制数。 - 十进制转二进制：除 2 取余法
将十进制数反复除以 2，记录每次的余数（余数为 0 或 1），最后将余数从后往前排列，即可得到二进制数。 - 二进制与十六进制转换：十六进制的 1 位对应二进制的 4 位（因为 16=2⁴），转换时只需将二进制数按 4 位分组（不足 4 位补 0），再将每组转换为对应的十六进制数即可
- 逻辑门：数字电路的 “基本积木”
- 单输入逻辑门
- NOT 门（非门）：功能是 “取反”，输入为 0 时输出 1，输入为 1 时输出 0。
- 缓冲器（BUF）：功能是 “保持输入”，输入为 0 时输出 0，输入为 1 时输出 1（相当于 “无操作”，主要用于增强信号）
- 双输入逻辑门：核心双输入逻辑门的功能：
逻辑门类型 功能描述 逻辑表达式 AND 门（与门） 只有 A、B 都为 1 时，Y 才为 1 Y=A・B（“・” 表示与） OR 门（或门） A、B 只要有一个为 1，Y 就为 1 Y=A+B（“+” 表示或） XOR 门（异或门） A、B 不同时，Y 为 1；相同为 0 Y=A⊕B NAND 门（与非门） 只有 A、B 都为 1 时，Y 为 0（AND 门取反） Y=¬(A·B) NOR 门（或非门） A、B 只要有一个为 1，Y 就为 0（OR 门取反） Y=¬(A+B)
- 单输入逻辑门
- 组合逻辑电路
- 核心定义：组合逻辑电路是由多个逻辑门组成的电路，无记忆功能—— 输出仅由当前输入决定，与过去的输入无关
- 电路组成与描述方式：
描述组合逻辑电路的核心方式是 “布尔方程”—— 用逻辑运算符（・、+、¬）表示输入与输出的关系
组合逻辑电路的组成包括三部分：- 输入：外部信号来源（如传感器信号，用 A、B、C 等变量表示）
- 内部节点：电路中间的信号节点（如多个门之间的连接点，用 n1、n2 等表示）
- 输出：电路最终的信号（如机器启动信号，用 Y、Z 等变量表示）
- 布尔代数
- 核心定义：布尔代数是描述逻辑关系的 “数学工具”，变量仅取值 0 或 1（对应假和真），运算包括与（・）、或（+）、非（¬），主要用于简化布尔方程（减少逻辑门数量，降低电路成本）
- 核心公理（基础规则，无需证明）
布尔代数的公理是推导所有定理的基础，核心公理及对偶公理（将 “・” 与 “+” 互换、0 与 1 互换，公理仍成立）如下表：公理编号 公理内容 对偶公理（A’） 含义说明 A1（二进制域） B=0，若 B≠1 B=1，若 B≠0 变量仅取 0 或 1（二进制域） A2（非运算（NOT）） ¬0=1 ¬1=0 非运算的基本规则 A3（与 / 或运算（AND/OR）） 0·0=0 1+1=1 与 / 或运算的边界情况 A4（与 / 或运算（AND/OR）） 1·1=1 0+0=0 与 / 或运算的边界情况 A5（与 / 或运算（AND/OR）） 0·1=1·0=0 1+0=0+1=1 与 / 或运算的交换性边界情况 - 核心定理（可通过公理推导，需记忆）
布尔代数的定理是简化方程的关键，常用定理及对偶定理如下表（B、C、D 为布尔变量）：定理名 定理内容 对偶定理（T’） 含义说明 Identity Theorem（同一律） B·1=B；B+0=B B+1=1；B·0=0 与 1 相乘 / 或 0 相加，结果不变 Null Element Theorem（零律） B·0=0；B+1=1 B+0=0；B·1=1 与 0 相乘 / 或 1 相加，结果为 0/1 Idempotency Theorem（幂等律） B·B=B；B+B=B B+B=B；B·B=B 与 / 或自身，结果不变 Involution Theorem（对合律） ¬(¬B)=B ¬(¬B)=B 两次非运算，结果还原 Complement theorem（互补律） B·¬B=0；B+¬B=1 B+¬B=1；B·¬B=0 与自身非相乘为 0，相加为 1 Commutativity（交换律） B·C=C·B；B+C=C+B B+C=C+B；B·C=C·B 与 / 或运算的顺序不影响结果 Associativity（结合律） (B·C)·D=B·(C·D)；(B+C)+D=B+(C+D) (B+C)+D=B+(C+D)；(B·C)·D=B·(C·D) 与 / 或运算的分组不影响结果 Distributivity（分配律） B·(C+D)=B·C+B·D；B+C·D=(B+C)·(B+D) B+(C·D)=(B+C)·(B+D)；B·(C+D)=B·C+B·D 与对或 / 或对与的分配规则 Covering（覆盖律） B·(B+C)=B；B+(B·C)=B B+(B·C)=B；B·(B+C)=B 变量与自身和 / 积，结果为自身 Combining（合并律） B·C+B·¬C=B；(B+C)·(B+¬C)=B (B+C)·(B+¬C)=B；B·C+B·¬C=B 提取相同变量，合并不同变量 Consensus（共识律） B·C+¬B·D+C·D=B·C+¬B·D；(B+C)·(¬B+D)·(C+D)=(B+C)·(¬B+D) (B+C)·(¬B+D)·(C+D)=(B+C)·(¬B+D)；B·C+¬B·D+C·D=B·C+¬B·D 消除冗余的共识项 De Morgan’s Theorem（德摩根定律） ¬(B·C)=¬B+¬C；¬(B+C)=¬B·¬C ¬(B+C)=¬B·¬C；¬(B·C)=¬B+¬C 与的非等于非的或，或的非等于非的与
- 数字构建块
- 组合逻辑电路
- 核心特性：无记忆功能，输出仅由当前输入决定，包含输入（如 A、B、C）、输出（如 Y、Z）和内部节点（如 n1），通过电路元素（E1、E2、E3）实现逻辑关系，可用布尔方程描述（如 n1=E1 (A,B)、Z=E2 (A,C)、Y=E3 (n1,B,Z)）
- 常用组件：
- 多路复用器（Mux）：从 N 个输入中选择 1 个输出，需log(2)N位选择信号（S）。以 2:1 Mux 为例，选择信号 S=0 时输出 D0，S=1 时输出 D1，其真值表如下：
S D1 D0 Y 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 0 1 1 0 1 1 1 1 1 - 解码器：N 个输入对应2^N个输出，采用 “独热编码”（仅 1 个输出为高电平）。以 2:4 Decoder 为例，输入 A1、A0 控制输出 Y3-Y0，真值表关键逻辑为：A1A0=00 → Y0=1；A1A0=01 → Y1=1；A1A0 = 10 → Y2=1；A1A0=11 → Y3=1
- 移位器：分三类，具体功能及示例（输入 11001）如下：
类型 功能 示例（输入 11001） 逻辑移位器 左右移位，空位补 0 右移 2 位：11001>>2=00110；左移 2 位：11001<<2=00100 算术移位器 左移同逻辑移位，右移空位补最高有效位（MSB） 右移 2 位：11001>>>2=11110；左移 2 位：11001<<<2=00100 旋转移位器 循环移位，移出位补到另一端 右旋转 2 位：11001 ROR 2=01110；左旋转 2 位：11001 ROL 2=00111
- 多路复用器（Mux）：从 N 个输入中选择 1 个输出，需log(2)N位选择信号（S）。以 2:1 Mux 为例，选择信号 S=0 时输出 D0，S=1 时输出 D1，其真值表如下：
- 时序逻辑电路
- 核心特性：有短期记忆功能，通过输出到输入的反馈存储信息，能为事件提供时序顺序
- 基础电路：双稳态电路，可存储 1 位状态（Q），存在两种稳定状态：Q=0 时¬Q=1；Q=1 时¬Q=0，但无输入控制状态
- 常用组件
- S-R 锁存器：含置位（S）、复位（R）输入，四种工作状态如下：
- S=1、R=0：置位，Q=1、¬Q=0
- S=0、R=1：复位，Q=0、¬Q=1
- S=0、R=0：保持，Q=Q_prev（前一状态）
- S=1、R=1：无效，Q=0、¬Q=0（Q≠¬Q）
- D 锁存器：含时钟（CLK）、数据（D）输入，
避免 S-R 锁存器的无效状态：- CLK=1：透明模式，D 直接传递到 Q
- CLK=0：不透明模式，Q 保持前一状态（Q_prev）
- D 触发器：边沿触发（仅时钟上升沿有效），输入为 CLK 和 D
- 时钟从 0→1（上升沿）：采样 D 值并传递到 Q
- 其他时刻：Q 保持前一状态，仅在上升沿变化
- S-R 锁存器：含置位（S）、复位（R）输入，四种工作状态如下：
- 组合逻辑电路
- 算术组件
- 加法器
- 半加器：仅处理 2 位输入（A、B），输出和（S）与进位输出（Cout），真值表如下：
A B Cout S 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 - 全加器：在半加器基础上增加进位输入（Cin），处理 3 位输入（A、B、Cin），输出和（S）与进位输出（Cout），真值表含 8 种输入组合，关键逻辑为 S=A⊕B⊕Cin、Cout=AB+ACin+BCin
- 纹波进位加法器：将多个 1 位全加器链式连接，进位信号从低位向高位 “ripple” 传递，
缺点是速度慢（依赖进位传递延迟）
- 半加器：仅处理 2 位输入（A、B），输出和（S）与进位输出（Cout），真值表如下：
- 减法器
- 含输入 X（被减数）、Y（减数）、借位输入（Bin），输出差值（D）、借位输出（Bout），核心逻辑如下：
- 无 Bin 时：D=X⊕Y，Bout=X⋅Y
- 有 Bin 时，D=X⊕Y⊕Bin，Bout=XBin+XY+YBin
- 含输入 X（被减数）、Y（减数）、借位输入（Bin），输出差值（D）、借位输出（Bout），核心逻辑如下：
- 算术逻辑单元（ALU）
- 通过 2 位控制信号（ALUControl [1:0]）选择运算功能，是处理器核心算术逻辑组件，功能表如下：
ALUControl[1:0] 功能 00 加法（Add） 01 减法（Subtract） 10 与运算（AND） 11 或运算（OR）
- 通过 2 位控制信号（ALUControl [1:0]）选择运算功能，是处理器核心算术逻辑组件，功能表如下：
- 加法器
- 其他数字模块
- 计数器
- 功能：在每个时钟边沿实现计数递增，循环遍历数字（如 000→001→010→…→111→000…）
- 应用：数字时钟显示、程序计数器（跟踪当前执行指令地址）
- 结构：含时钟（CLK）、复位（Reset）输入和状态输出（Q），复位信号可重置计数状态
- 移位寄存器
- 功能：每个时钟边沿控制 1 位数据移入（Sin）和移出（Sout），实现串行数据与并行数据的转换（串并转换）
- 结构：含串行输入（Sin）、串行输出（Sout）、时钟（CLK）和并行输出（Q0~QN-1）
- 存储阵列
- 核心功能：高效存储大量数据，通过 N 位地址访问 M 位数据（地址→数据映射）
- 分类：
类型 特性 存储原理 应用 DRAM（动态 RAM） 易失性（断电失数据）、速度较慢、成本低 电容存储电荷 计算机主内存 SRAM（静态 RAM） 易失性、速度快、成本高 交叉耦合反相器 高速缓存（Cache） ROM（只读存储器） 非易失性（断电保数据）、读快写难 / 慢 制造时编程或电编程 相机闪存、U 盘
- 逻辑阵列
- PLA（可编程逻辑阵列）：由 “与阵列” 和 “或阵列” 组成，仅实现组合逻辑，内部连接固定，通过编程配置逻辑功能（如实现 AB+AC、NC+RC 等布尔表达式）
- FPGA（现场可编程门阵列）：由逻辑元素（LEs）阵列构成，可实现组合逻辑和时序逻辑，内部连接可编程，部分 FPGA 还集成乘法器、RAM 等模块，灵活性高
- 计数器
今日总结
- 今天开始上了后半学期的新课，教课的是一位印尼的老师，虽然听口语还是有点困难，但是一节课下来也完全知道在讲什么，而且明显感觉老师的教学比较活跃，课堂气氛不错，继续努力吧
- 办理了住宿证明，以及在读证明，只差学生证了
- 保险起见，今天的网球活动就不参加了
- 英语学习